c't-Lab

Hallo, danke für die Antwort. Ich hab schon gesehen, daß Sie mit EDL und DCG etwas beschäftigt waren. Ich habe mir das DDS ISE Beispiel nochmal heruntergeladen aber leider ist mein Problem immer noch da. Ich hänge mal mein Beispielprojekt an, welches mir Kopfschmerzen bereitet. Ich hab wie gesagt di...

Hallo,
zu euerer neuen Version habe ich eine Frage:
CM hat ja eine neue DCG Firmware mit Ah und Wh Abfrage (wie in der EDL) veröffentlicht.
Wird es da von euch auch was geben?
Würde es gerne in die nächste JLab Version als Anzeige aufnehmen.

Gruss
Magic Roomy

Hallo zusammen, ich spiele immer noch mit dem FPGA herum und versuche krampfhaft Daten über den Optobus, den ATMega und per SPI in das FPGA zu bekommen. Auslesen funktioniert gut (Hab ich in meinem Frequenzzählerbeispiel schon benutzt). Irgendwie landet aber alles was ich reinschreibe nicht in den F...

Hi,
also ich benenne meine BITs einfach in BIN um.

Gruss
Magic Roomy

Hab meine Schwankung in den Zählerständen gefunden. Kaputter Testquartz.
Mit anderem Quartz ist es schön stabil +/- 1 Zählerstand.
Jetzt brauchts noch einen Analogteil und dann sieht es schon ganz gut aus.

Gruß
Volker

Hallo zusammen, ich hab mal einen Spielentwurf eines Frequenzzählers für das FPGA entworfen, um mit dem ISE etwas vertraut zu werden. Funktionsprinzip ist ganz simpel. 1) Das zu messende Signal geht auf 2 kaskadierte 16 Bitcounter. Der Anschluß ist übrigens der Clockanschluß des zweiten Quarzes. Die...

Hallo,
danke für die Anregungen. Ich werde noch die nächste Firmware des abwarten, und dann gibts eine neue JLab Version. Da werden dann hoffentlich alle Anregungen irgendwie einfließen.

Gruss
Volker

Hi zusammen, ich hab neben den Projektfiles für das VGA Testbild auch noch einen Bouncing Ball angehängt. Ein Ball (Rechteck) bewegt sich in der Bildschirmmitte auf und ab. Wäre nett wenn mir jemand sagen kann, ob ihr die Projekte mit dem ISE aufmachen konntet, damit ich weiß ob ich alle Files einge...

Hallo zusammen, es gibt ein neues JLab 2.1 auf sourceforge => http://sourceforge.net/projects/jlab Was ist neu? - EDL wird nun unterstützt. Die Funktion der EDL Abschaltung bei Unterspannung funktioniert erst korrekt ab Firmware 1.7.5.2 (Speziell der Reset). - Es können nun mehrere Instanzen von JLa...

Hi zusammen, ich hatte im Internet ein paar Demo-Projekte für ein Xilinx Spartan Projekt gefunden. Unter anderem war da ein VGA Testbild dabei. Das ganze sah nicht besonders schwer aus. Alles was man ändern musste waren die Portzuordnungen und schon hatte ich ein Binary für das c't Lab FPGA welches ...

Gibt es eigentlich Neuigkeiten von der OUT8 Lastplatine für ADA ?

Seit ewigen Zeit steht bei Segor, daß man daran arbeitet.
Ich glaube es gab auch mal Posts die vor induktiven Lasten gewarnt haben?


Gruss
Magic Roomy

Hi amd65,
Dein Link geht bei mir auch nicht.
Bei meinen Sourceforge Projekten geht die Statistic auch nicht mehr.
Das hatte ich aber schon ein paar mal. Nach ein paar Tagen gehts dann wieder.

Gruss
Magic Roomy

Also ich werde mir sicher auch ein FPGA fürs c't Lab zulegen und ich werde es sicher im JLab unterstützen. Dabei werde ich mir sicher was überlegen wie ich mit Eigenentwicklungen von FPGA Modulen umgehe. Logic Analyser im Speziellen interessiert mich selbst auch. Ich wäre also dabei. Ich werde aller...

Hallo, erst einmal Vielen Dank fuer die Hilfe. Ich habe jetzt folgendes gemacht: Ich habe den Device Installer von Lantronix fuer den XPORT 3.0 installiert (Brauche ich den Comm port Redirtector ueberhaupt, wenn ich ueber TCPIP arbeiten will?). Nein, brauchst Du nicht. geht bei TCPIP auch ohne. Dam...

Hi, also die Fehlermeldung ist keine. Dumm ist, daß da Schwerwiegend steht. Dabei handelt es sich aber nur um eine Log Meldung mit Prio "Schwerwiegend", damit sie auf jeden Fall erscheint. Es werden ja auch 3 Module erkannt. Wenn Du nun per TCPIP loslegen willst, hast Du 2 Möglichkeiten. 1...