Nutzung des IP Cores im WepPack 9.1 zur Def eines Dual PortR

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Michael Pelz
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Nutzung des IP Cores im WepPack 9.1 zur Def eines Dual PortR

Beitrag von Michael Pelz » 21.05.2009, 08:22

Nach der erfolgreichen Synthese eines 24Bit breiten Dual Port Rams zeigt mein Beispielprogramm keinen Erfolg im
Schreib und Lesevorgang. Hat einer von euch einen entsprechenden VHDL Code als kleine Starthilfe ? Ich gehe davon aus
das ich in meinem VHDL Code das Write enable für das Schreiben und lesen nicht korrekt setze bzw zurücksetze.

cm
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Re: Nutzung des IP Cores im WepPack 9.1 zur Def eines Dual PortR

Beitrag von cm » 21.05.2009, 09:31

Wichtig ist das Clk-Signal, sollte dauerhaft anliegen (bei mir SysClk50 vom Oszillator). WE sollte für einen Clk-Zyklus auf 1 gehen, mehr schadet nicht, wenn sich die Adresse in dieser Zeit nicht ändert. Die neue SPI-Implementation (z.B. in ct-Ports) liefert z.b. einen passenden kurzen, Clk-synchronen Strobe.
Carsten Meyer

Redaktion c't

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