c't-Lab

Nach der erfolgreichen Synthese eines 24Bit breiten Dual Port Rams zeigt mein Beispielprogramm keinen Erfolg im
Schreib und Lesevorgang. Hat einer von euch einen entsprechenden VHDL Code als kleine Starthilfe ? Ich gehe davon aus
das ich in meinem VHDL Code das Write enable für das Schreiben und lesen nicht korrekt setze bzw zurücksetze.

Wichtig ist das Clk-Signal, sollte dauerhaft anliegen (bei mir SysClk50 vom Oszillator). WE sollte für einen Clk-Zyklus auf 1 gehen, mehr schadet nicht, wenn sich die Adresse in dieser Zeit nicht ändert. Die neue SPI-Implementation (z.B. in ct-Ports) liefert z.b. einen passenden kurzen, Clk-synchronen Strobe.