c't-Lab

Hallo moosmichel,

vielen Dank für Deine Rückmeldung. Nun sind wir zu dritt in der Runde, alle mit dem identischem Fehlerbild.

Eine Frage habe ich aber noch zu :

Die RD_6xx und WR_6xx werden beim entsprechenden Befehl für ca. 50 ns Low.

Bei mir konnte ich nur bei den funktionierenden Outports beim WR_6xx einen ca. 50 ns Low Impulse messen.
Mein RD_6xx Signal ist permanent High. Könntest Du das bitte noch einmal überprüfen.

Danke und ...

Jo, so wie ich geschrieben habe, das Low-Signal habe ich auf beiden Leitungen feststellen können.

Du hast ja geschrieben, daß du die Schaltung schon mehrfach kontrolliert hast, aber ich hatte bei meinem gefädelten Prototypen RD_6XX dummerweiseauf A13 und nicht auf A14.

Hatte ich mich schändlich vertan.

Hallo zusammen,

ich nochmal, das Thema lässt mir ja keine Ruhe. Cm hat ja jetzt die SerialCore implementiert und neue main.bit bzw. ehbasic zur Verfügung gestellt, leider habe ich damit die gleichen Probleme bei den Inports.

Nun bin ich nicht der "Xilinx / ISE Freak", habe mir die Sourcen aber mal angeschaut.
Mir ist folgende Zeile in main.sch aufgefallen, bei den PIN assignments : Da aber vorher SIGNAL und PORT als : definiert wurden, müsste das beim PIN assignment dann nicht genau andersherum sein, also : Dann passt es auch zum main.ucf : Kann da mal bitte ein XILINX / ISE Kundiger drüber schauen.

Also...
Ich bin zwar kein ISE-Auskenner, aber hab einfach mal den Anschluß mal umbenannt in "IO600_RDn".
Nach mehreren Stunden hatte ich dann auch eine "main.bit". Das ist schon ein Kreuz mit dieser Entwicklungsumgebung.

Das Ergebnis der ganzen sache ist nun, daß ich abwechselnd den Wert "6" und "22" angezeigt bekomme. Das gilt für InPort $600 und $610.
Die Werte passen allerdings keinesfalls zu den Werten, die tatsächlich anliegen, sonst kämen ja auch andere Werte zustande. Ich habe da nämlich ADA-IO angeschlossen und das Demo-VI laufen und schicke zufällige Werte.

Wenn Bit 4 und 5 High sind dann wird 22 angezeigt sonst 6.

Ich hänge di main.bit mal an, wird aber bestimmt nicht viel bringen.

Gruß Moosi...

Hallo,

auch wenn das keine Lösung für das bestehende Problem ist.
Ich habe mal für Selbstätzer die COREIO-Platine für einfacheres Löten angepaßt.
Die Wannenstecker sind nun alle von der Lötseite lötbar. Für die ICs gilt das nicht, diese hab ich ohne Sockel eingelötet, weil ich nicht der Spezi bin, der bei den beengten Verhältnissen die Sockel beidseitig sauber gelötet kriegt, meistens zerbrate ich nur die Sockelgehäuse, aber das wißt ihr ja selbst am besten.
Die VG-Leiste läßt sich auch von der Lötseite löten, nur die DVcc- und DGND-Pins müssen auf der Bestückungsseite gelötet werden, Es genügt aber durchaus nur die B-Pins zu löten.

Nun mach ich erstmal Sonntag.

Gruß Moosi...

Hallo Moosi,

moosmichel001 hat geschrieben:Also...
Ich bin zwar kein ISE-Auskenner, aber hab einfach mal den Anschluß mal umbenannt in "IO600_RDn".

Den verstehe ich nicht so ganz, was hast Du wo umbenannt ?

In main.sch muss die Zeile mit dem Inhalt :
PIN IO600_RDn IO600_Rdn in :
PIN IO600_Rdn IO600_RDn geändert werden, wenn ich da richtig liege, beachte den Unterschied Rdn und RDn

Ich kämpfe noch mit der Synthese.

Ja genau,

ich habe allerdings die Scheme-Ansicht bearbeitet und da hab ich diese Änderung vorgenommen.
Die Synthese hat mich mehrere langwierige Versuche gekostet (gefühlt mehrere Jahre ), dazu mußte ich erst die Sources neu importieren, warscheinlich sucht er die in einem anderen Verzeichnis.

Aber wie gesagt eine wirkliche Lösung des Problems war es nicht. Solltest du mit deiner gefädelten Schaltung Erfolg haben, kämen bei meiner geätzten Platine ja auch noch unentdeckte Lötfehler in Frage. Mein neues Layout sollte diese ja eventuell vermindern oder besser verhindern. Ich steh mit dem fädeln etwas auf Kriegsfuß wegen der der aufwängigen Fehlersuche, von den verhältnismäßig hohen Kosten für den Fädeldraht mal abgesehen.

Ich habe auch noch kein Post con CM zu dem Problem gefunden, hab ich etwas übersehen?

Gruß...

Hallo Leute,

ich habe mich mal, trotz Unerfahrenheit im Layout, an ein einseitiges Selbiges für den IOCORE gewagt. Da fiel mir wieder ein, was - neben so einigem Anderen - an den 80er Jahren so gut war: Der 8bit Datenbus!

Bin natürlich nicht fertig geworden, aber es fehlt noch Vcc und GND und so ein paar andere Signale...

Es wäre schön, wenn einige von euch Fähigen, zumindest das Placement und die krude, aber dennoch interessante Leiterbahnführung aufgreifen würden, und das Design zu einem Erfolg mit wenigen Brücken auf der Bestückungsseite machen könnten.

Ich denke von Segor wird eher wenig zu diesem Thema erscheinen, wobei ich seit über 20 Jahren ein überzeugter Segor-Jünger bin und nichts auf den Laden kommen lasse. (Der kompetenteste Laden in der Hauptstadt!)

Aber bitte das Layout auch später hier in diesem Forum den Eisen-III-Chlorid Junkies unter uns zur Verfügung stellen...

Danke!
Pillex


Anmerkung: Die Abblockkondensatoren fehlen im Schaltplan, da ich Sockel mit eingebautem 100n Kondensator verwende.

Hiho,
ich habe mir Deinen Entwurf angesehen. Nicht schlecht, aber Du solltest evtl. einen Tantal 100uF an der 64er DIN Leiste vorsehen. Das erhöht die Stabilität der Schaltung merklich.
CU
Volker

PS: OK, die Sockel habe ich glatt überlesen