Frequenzzähler - BIT-Datei erzeugen
Verfasst: 28.04.2011, 21:36
Es gelingt mir nicht, das ISE-Projekt aus dem ct-Lab-Reposiotry: FPGA_ISE / ct-frequz.zip
zu "synthetisieren" (kompilieren?), d.h. die BIT-Datei main.bit selbst zu erzeugen.
(Die im Projekt vorgegebene Datei main.bit funktioniert im FPGA tadellos)
Ich habe die (kostenlose) XILINX ISE Design Suite 13.1 heruntergeladen und das Projekt durch Doppelklick auf main.xise geöffnet.
Nach dem Drücken des grünen Pfeils ("implement top module") erscheint folgende Fehlermeldung, die ich mangels Verständnis hier anfüge:
ERROR:Place:1018 - A clock IOB / clock component pair have been found that are not placed at an optimal clock IOB /
clock site pair. The clock component <XLXI_189/buffer_clkin1> is placed at site <BUFGMUX1>. The IO component
<FREQ_IN> is placed at site <PAD37>. This will not allow the use of the fast path between the IO and the Clock
buffer. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint
in the .ucf file to demote this message to a WARNING and allow your design to continue. However, the use of this
override is highly discouraged as it may lead to very poor timing results. It is recommended that this error
condition be corrected in the design. A list of all the COMP.PINs used in this clock placement rule is listed below.
These examples can be used directly in the .ucf file to override this clock rule.
< NET "FREQ_IN" CLOCK_DEDICATED_ROUTE = FALSE; >
Im Ordner source gibt es die Datei frequz.ucf ("user constraints file"?).
Dort habe ich versuchsweise die Zeile
NET "FREQ_IN" LOC = "P37" | IOSTANDARD = LVTTL | CLOCK_DEDICATED_ROUTE = FALSE;
nach mehreren ähnlich lautenden Zeilen eingefügt, was aber nicht bewirkt.
Ich kann auch nicht erkennen, ob diese Datei überhaupt Teil des Projekts ist, d.h. inhaltlich ausgewertet wird.
Im "Design-Overview" ist das Feld "timing constraints" leer bzw. links deaktiviert; ich kann dort nicht eintragen.
Wurde das Projekt vielleicht mit einer älteren Version erstellt?
Kann jemand ein Buch zu XILINX / ISE empfehlen?
Thomas.
zu "synthetisieren" (kompilieren?), d.h. die BIT-Datei main.bit selbst zu erzeugen.
(Die im Projekt vorgegebene Datei main.bit funktioniert im FPGA tadellos)
Ich habe die (kostenlose) XILINX ISE Design Suite 13.1 heruntergeladen und das Projekt durch Doppelklick auf main.xise geöffnet.
Nach dem Drücken des grünen Pfeils ("implement top module") erscheint folgende Fehlermeldung, die ich mangels Verständnis hier anfüge:
ERROR:Place:1018 - A clock IOB / clock component pair have been found that are not placed at an optimal clock IOB /
clock site pair. The clock component <XLXI_189/buffer_clkin1> is placed at site <BUFGMUX1>. The IO component
<FREQ_IN> is placed at site <PAD37>. This will not allow the use of the fast path between the IO and the Clock
buffer. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint
in the .ucf file to demote this message to a WARNING and allow your design to continue. However, the use of this
override is highly discouraged as it may lead to very poor timing results. It is recommended that this error
condition be corrected in the design. A list of all the COMP.PINs used in this clock placement rule is listed below.
These examples can be used directly in the .ucf file to override this clock rule.
< NET "FREQ_IN" CLOCK_DEDICATED_ROUTE = FALSE; >
Im Ordner source gibt es die Datei frequz.ucf ("user constraints file"?).
Dort habe ich versuchsweise die Zeile
NET "FREQ_IN" LOC = "P37" | IOSTANDARD = LVTTL | CLOCK_DEDICATED_ROUTE = FALSE;
nach mehreren ähnlich lautenden Zeilen eingefügt, was aber nicht bewirkt.
Ich kann auch nicht erkennen, ob diese Datei überhaupt Teil des Projekts ist, d.h. inhaltlich ausgewertet wird.
Im "Design-Overview" ist das Feld "timing constraints" leer bzw. links deaktiviert; ich kann dort nicht eintragen.
Wurde das Projekt vielleicht mit einer älteren Version erstellt?
Kann jemand ein Buch zu XILINX / ISE empfehlen?
Thomas.